`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    22:24:29 06/13/2012 
// Design Name: 
// Module Name:    verilog_module 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module verilog_module(
    input A,
    input B,
    output Y
    );
	 
	 assign Y= ~(A&B);
	 
	 
	 endmodule