Két AI-n is kifogott ez a kérdés! Hiába, az emberi értelem még mindig előrébb jár!!

Szia!

DXP > Preferences > System > General > Advanced... > UI.UseActiveBar

Lebegő menü

Sziasztok.

Árulja már el valaki, aki AD25-öt használ, hogyan lehet ezt az idegesítő lebegő menüsort eltüntetni(vagy esetleg áthelyezni)?? AI nem volt a barátom ebben, mindenféle hülyeségeket találgatott, de egyik se működött...

Lustaságból. Egyébként minden esetben rosszabb eredmény produkált mint amit kézzel készítettem.

Az autorouter mire jo ? En 16-18 retegu controlled impedance panelt is manualisan rutolok.

Sajnos autorouter használatakor az Altium továbbra is huzaloz a felső rétegen hiába adom neki meg hogy a pad mérete nulla.

A ChatGPT-nek feltettem a kérdést:
szia! Segíts légy szíves. Altium Designer programban van-e lehetőség arra, hogy meghatározzuk azt hogy a program autorouter használatakor csak az alsó rétegen huzalozzon egyes alkatrészeket? Tehát alkatrész szinten korlátozzuk be azt hogy melyik rétegen huzalozhat.

válasza:
Szia! Igen, az Altium Designer programban lehetséges részben korlátozni azt, hogy az autorouter melyik réteget használja, de alkatrész (komponens) szintű rétegkorlátozás nem támogatott közvetlenül. Ugyanakkor van néhány alternatív módszer, amellyel alkatrészhez tartozó huzalokat egy adott rétegre lehet terelni vagy kényszeríteni.
1. Routing Layer Constraint - globálisan vagy Net szinten

Bár alkatrész-szintű layer lock nincs, de Net (hálózat) szinten tudsz rétegre vonatkozó korlátozásokat alkalmazni, így ha például minden alkatrész egy bizonyos netre csatlakozik, ez működhet.
Lépések:

Design → Rules

Válassz: Routing → Routing Layers

Új szabály létrehozása:

Példa: Name = BottomOnlyRouting

Scope: pl. InNet('NetName') vagy InComponent('U1')

Megjegyzés: az InComponent() nem működik közvetlenül Routing Layers szabálynál, de kombinálható más szabályokkal

Allowed Layers: Csak a Bottom Layer legyen bepipálva.

Megjegyzés: Ha egy adott alkatrész minden lába egyedi neten van, ezt a módszert nehéz kezelni.

2. Room használat komponens szintű rétegkorlátozáshoz (ajánlott kerülőút)

Ha egy adott alkatrész csoportot szeretnél csak alsó rétegen huzalozni, hozz létre egy Room-ot, és definiálj benne egyedi autorouting szabályt.

Lépések:

Place → Room → Define ed Components

Jelöld ki az adott alkatrészeket (pl. egy csatlakozó), majd hozd létre a Room-ot.

Design → Rules

Új szabály: Routing → Routing Layers

Scope: InRoom('RoomName')

Only Bottom Layer legyen engedélyezve.

Ez már alkatrész szintű vezérlésnek felel meg – területen keresztül.

3. Autorouter Setup beállításokban Layer használat korlátozása

Az autorouter beállításaiban (PCB → Autoroute → Setup) korlátozhatod a használt rétegeket. Ez viszont globális.

Ha csak az alsó rétegen akarsz vezetni, akkor:

Enable only Bottom Layer routing

De ez az egész board-ra vonatkozik!
Alternatíva: Lock Routing vagy Pre-routed nyomvonal

Ha egyes csatlakozók fontosak, manuálisan előre vezetheted őket az alsó rétegen, majd zárolod őket, és az autorouter nem fogja őket megváltoztatni.

Manuálisan vezetés (Bottom layer)

Jobb klikk a netre → Properties → Lock

Autorouter többit vezeti, ezt békén hagyja


Sajnos egyik megoldás körülményesebb mint a másik. A 2. javaslatát nem is értem. Nem értem hogy miért nincs lehetőség alkatrész szintű korlátozásra a programban.

Köszönöm a segítséget, közben már rájöttem, hogy tényleg rákerül minden rétegre a forrszem, meg is volt rendben.

Köszi a választ. Ebben az esetben az autorouter figyelmen kívül fogja hagyni a felső réteget? Igazán csak akkor van értelme ha autorouter használok. Bár egyre inkább kezdem azt látni hogy a kézi huzalozás szebb eredményt ad.

Érdemes már alkatrészkönyvtár szinten módosítani az alkatrészeket, ugyanúgy a Pad tulajdonságainál a Pad Stack részen a Top-Middle-Bottom opciót választani és beállítani, hogy a Top rétegen a pad legyen egyenlő a furat méretével. De érdemes egyébként minimális maradékgyűrűt ilyenkor is hagyni. Ezt követően lehet frissíteni a PCB-t a footprinttel.

Azt be lehet valahogy állítani hogy furat szerelt alkatrészeknél ne erőltesse a felső réteget? Alapból kézzel ezeket csak az alsó rétegen lehet beforrasztani. Próbálkoztam az alkatrész egyedi beállításainál, de nem találtam rá a megoldásra. Ha leszedtem a felső réteget, akkor eltűnt a furat. Ha jól emlékszek.

Szia!
A Pad tulajdonságainál 100%-ban beállíthatod, hogy melyik rétegen szeretnél forrszemet, de az alapértelmezett Pad beállításokkal minden rétegre kerül forrszem (Simple Pad Stack).
https://files.doc.altium.com/sites/default/files/wiki_attachments/3...1.webp

Ha esetleg ezt Te vagy valaki nem módosította, akkor alapból lennie kell mindkét rétegen.
Tudsz esetleg képet küldeni? Gerberre nem kerül rá a forrszem, de a PCB-n rajta van?

Forrszem készítés alkatrész oldalra

Sziasztok!

Szeretnék segítséget kérni az alábbi problémában.

Van egy letervezett pcbdoc tervem. Kétoldalas NYÁK, felül az alkatrészek, alul a forrasztási oldal.
Azt szeretném megcsinálni már magán a letervezett PCB terven, hogy bizonyos alkatrész lábaknak ne csak az alsó, forrasztási oldalon legyen forrszeme (pad), hanem legyen galvanikusan átvezetett, forrasztható forrszeme a felső, alkatrész oldalon is.

Be tudok ilyet állítani a pad tulajdonságai alatt? Vagy valahogy máshogy?

Gtk, ne haragudj, de nekem nem igazán világos a kérdés, hogy mit szeretnél lekérdezni és, hogy mit hagyott le a PP, pontosíts egy kicsit

Spenyo:
Ha kapcsolási rajzot tudsz létrehzoni, akkor a licence valószínűleg rendben van.
Ha teljesen új installod van, Place->Part (P->P)
Simultaion Generic Components.IntLib és pl 555 (azért ezt a libet mondom, mert ez már "default" az altium-ban). Ezzel bár csak szimbólut rak le, de tesztnek jó.
(double-click=jobb click->place, ez ha több partod van adja az összes part-ot a kezedbe, vagy működik a drag&drop is de ez csak az első parot drag-olja mindig)

Ha kész lib kell vagy a Manufacturer Part Search-öt ajánlom, vagy celestial library-t.

Nem tudom, milyen szinten kell használnod az Altium-ot, a fenti két megoldás, gyors, de nekem hobbi kategória volt mindkettő, mert egyik sincs megfelelően standardizálva.

Sziasztok,

Kezdő altium-os vagyok - eddíg az NI Multisim-jét használtam - és már az elején elakadtam.
A feltelepítés sikrült és az egyik .alf file-al az aktiválás is megtörtént, de nem tudok alkatrészt letenni a schematic részen, mert a keresésnél ugyan megtallom az adott alkatrészt, de e jobb gombra feljövő csogaban a "Place" inaktív - szürke. Számos youtube videót végig néztem, de mindenütt így rakják le a komponenst,de ott aktív a "Place" funkció.
A 24.7.2 verzióra sikerült szert tennem, ha ez még segít.
Van valakinek hasznos tanácsa a probléma feloldására.
Köszi a segítséget...

Sziasztok.

PAD-e konvertalt komponens poziciojat le lehet valahogy kerdezni ? Sajnos ezeket lehagyja a pick-and-place filebol. 3D -ben latszik az alkatresz, 2D-ben csak a PADek. 50+ db 0201 alkatreszt kellett felraknom a BGA ala nagyito alatt pakaval, a geppel valo osszerakas utan.
Van valakinek otlete ? Udv.

Ok, de akkor is meregetni es szamolgatni hogy a vegen a megfelelo %-ban legyen a pasztamaszk, meg a koztes ures savokat is meregetni min 10 alkatreszhez, azert ez elegge nevetseges 2023-ban. Ez egy eros hianyossag, sajnos.

Viszont ha megvan a library, akkor csak módosítani kell a footprintet, és a PCB design-ban Tools/Update from PCB Libraries... és az adott komponenst befrissíted.
Így nem kell módosításokat importálni.

Koszi. Azert nem ertem hogy egy ilyen alap doplgot miert nem implementaltak, ha mar ossze lehet huzni akkor %-osan a szegmentalast megirni egy PADre 10 perc.
Manualisan lett felrakva nehany room a kulonbozo teruletekre vonatkozo szabalyok miatt, ezeket import changesnel letorli, nem szeretnem meg egyszer megcsinalni ha nem muszaj.

Miért nem jöhet szóba az import changes? Szerintem a library-ben kellene módosítani és importálni. Ha esetleg nincs library-d... akkor generáld le.

De ha mindenképp bele akarsz nyúlni, akkor kijelölöd a pad-et
Properties/Paste Mask Expansion-ban visszahúzod, hogy eltűnjön (pl.: -20mm)
Aztán a Paszta rétegen simán oda rajzolod ami kell, de az nem fog az alkatrész része lenni.

Sziasztok.

Van valami mod az exposed PADeken levo pasztamaszkok szegmentalasara (akar a PCBen akar a gerberen) ? Footprint modositas es import changes nem johet szoba, ha egyaltalan meg lehet kozeliteni a dolgot onnan. Nehany napja ezen vagyok es mar nagyon kellene, az internet errol nem tud, legalabbis en nem talaltam semmit, pedig ez azert eleg altalanos dolog.

Volt. De elé került még egy http:// előtag is, amit az Altium ajánlott.
De jó lett a megoldásod, átszerkesztve már megnyílik egy új fülön a kép az Altiumban! Köszi!

Nem használok Altiumot, de úgy adtad meg a file-t, hogy volt file:/// előtag?
Pl.: file:///c:\pictures\link.png

Szeretnék az Altiumban, a kapcsolási rajzon elhelyezni egy objektumot, amire rákattintva hasonlóan mint egy böngészőben, megnyit egy képet...akár külön fülön, az se baj.
Néztem, hogy van benne hyperlink nevezetű objektum, aminél ha weboldalt adok meg, meg is nyitja az alapértelmezett böngészőben..., viszont ha file-t adok meg a gépen, arra nyit ugyan egy új fület az Altium, de semmi nem jelenik meg a képből...
Azt tudom, hogy lehet képet beágyazni a kapcsolási rajzba..., de ez egy nagy kép, nem fér el, és nem is feltétlenül szeretném, ha látszódna, még kicsiben sem. Bár ez utóbbi annyira nem érdekes...

Meg lehet ezt csinálni valahogy, hogy működjön?

photoshop

Sziasztok!
Nem ismerem az Altiumot de kérdezném van e lehetőség a csatolt képet ami egy panel részlet úgy átalakítani hogy maga a panel ne látszódjon csak az alkatrészek és a maratott vezetősáv. Tehát a legzöldebb szín ami a hordozó panel eltünjön. De lehet hogy nem is itt hanem valamilyen képszerkesztőben kell próbálkozni? Tudtok valami megoldást.
Köszönöm a válaszokat.

Bocsi, valahogy nem vettem észre, hogy kérdeztél még.

Összedobtam egy repeat-elt USB ami az amit te akarsz LVDS-el, így használható a bus a _P/_N jelöléssel is. Amire figyelni kell, hogy az a net label, amely a vezeték fizikai nevét fogja adni kövesse a diff párokra vonatkozó elnevezési konvenciót (_P/_N vagy _P{n}/_N{n}).

Kozben leszedtem a BUS-rol a vezetekeket a labelekkel egyutt. Lasd melleklet. Valoszinuleg foloslegesek voltak es azert irta hogy "floating net label".

Az LVDS-re vonatkozo Differential Pair Direktiva csak abban a rajzban van megadva amelyre a symbol hivatkozik. Remelem orokli ezt a tulajdonsagot, es a repeat utan is diff vezetekkent lesz rutolhato (?) Udv.

Koszi.

Modositottam nehany dolgot a leirasod alapjan (lasd a mellekelt kepen), igy most a cmos pin-ek bekotese ugy tunik hogy rendben van, de az LVDS porton levo labelekre meg mindig azt irja hogy "Warning Floating Net Label", pedig latszik hatarozottan hogy be vannak kotve.
Meg egy kerdesem lenne. Nem vagyok biztos benne hogy differencialisan tudom majd rutolni az LVDS vezetekeket, mert a net labelek elnevezesenel az _N, _P utan szamozast is hasznaltam. Valtoztassam meg, vagy igy is fog mukodni ? Udv.

CMOS: DITH, SHDN, RND, nincs net label a port-on
- Vagy kapcsold be és hogy a port elnevezze az unnamed neteket és a DITH_1-et írd át DITH1-nek (és így a többivel)
- Vagy a bus-ból kihúzott net-ekre tegyél net label-t

Floating net label: a kép alapján nincs elképzelésem, mi okozhatja, úgy látom, hogy a net label-jeid a helyén vannak

REPEAT: vegyük az SPI példaként, SCK mindenkinél közös MISO/MOSI mindenkinél más, az SCK elé nem írsz REPEAT-et mert mindenkinél közös, a MISO MOSI elé írsz REPEAT-et amely MISO1,...MISOn néven fog fizikailag megjelenni, majd ezeket egy felsőbb sheeten a MISO MOSI-kat össze tudod rendezni, hogy ki hogyan következik a chain-ben.

Megjegyzés1: Ha preferenciális oka van, hogy kihúzod a neteket a bus-ból akkor mindegy, de mindig legyen net label ezeken a neteken.
Ha viszont csak annyi a gondolat mögötte, hogy így tudod összekötni, akkor felesleges az összekötést megrajzolni, a net label a bus-on definálja az általa átfogott neteket, majd ezt net label-el bármelyik távolabb lévő vezetéken tudod referálni.

Megjegyzés2: Ebben nem vagyok biztos, de a CLK_OUT... net-ek nem biztos, hogy bekötésre kerülnek, mivel a net label fogja megszabni, hogy a bus-hoz tartozik-e, viszont így hogy összekötöd őket, mind a négy azonos net nevet fog reprezentálni. Megoldás net tie.

Sziasztok. Egy A/D rajzot (sheet) szeretnek sheet symbol / repeat-tel ketszerezni. Az adatbusz es az orajel LVDS. Nehany jel meg LVCMOS. Ez a repeat sheet symbol ossze van kotve a rajzban ket FPGA BANKkal, ebbol igy osszesen keszult meg egy sheet symbol. Nem tudom hogy hasonlo keppen lehet-e ezt hasznalni ? Az LVDS bekotesekre azt mondja hogy: error "floating net label", a CMOS (jobb oldali bekotesek a kepen) kivezetesekre meg tobb hibat is ad, tobbek kozott pl :error "has only one pin".
Tovabba nem egyertelmu hogy a sheet entry nevenel mikor kell / mikor nem kell a REPEAT-et hasznalni. Udv.