Valamelyik korabbi ISE Webpack kell neked. Pl. 10, 11-es verzio. Ezek valamelyikevel meg programoztam XC9572-ot.

Én egy évvel ezelőtt a Xilinx ISE 9.2i-t használtam XC9536-hoz
Azt hiszem max a 11-es verzióig ismeri fel ezeket a CPLD-ket.

Szerk:
itt megtalálod az összes régebbi verziót:
Bővebben: Link

Letoltottem a 14.7-et (amugy is kellett), es benne van az XC9500 sorozat. Nem csak az XL-ek.

Köszönöm szépen a segítségeket.

Nagyjából megy a dolog viszont (ismét) elakadtam egy ponton, ha behelyezek egy dekódert, amelynek kimenetei közül csak néhányat szeretnék használni, addig amíg nem kötöm be minden kimenetét, pl. egy-egy output-ra, addig a bemeneteire kötött input-okat nem veszi figyelembe, pontosabban azt írja, hogy az optimalizálás után nincs használatban. Milyen "lezárást" kell alkalmaznom, vagy mi ilyenkor a teendő? Másik kérdésem volna, hogyan tudom megváltoztatni adott input vagy output tényleges láb hozzárendelését? Mert így eléggé esetleges az automatikus kiosztás.

Köszönöm szépen a tanácsokat előre is.

Szia,
Bal oldalon a Design Utilities alatt a User Constraints-ben kell lennie egy egy olyannak, hogy Assign Package Pins, arra kettőt rákattintva bejön egy ablak ahol kedved szerint tudod hozzárendelni a be/kimeneteket a pin-ekhez, természetesen ezt megteheted csak egyszerűen módosítva az Edit Constraints (Text) fájlt ugyanott a User Constraints menüben.

Szia, köszönöm a gyors választ
Nekem egy Floorplan IO - Pre-Synthesis van, amely elindítja a Xilinx PACE-t itt viszont úgy látom, hogy nem a be és kimenetek jelennek meg, hanem a 2/4 dekóder lábainak a listája, azokat tudom ráhúzni az IC képén a lábakra, de ennek viszont így nem látom az értelmét

Az x.sch alatt megjelenő x.ucf viszont megnyitás után üres.

Amíg egyszerű kapukat használok, működik a lábak hozzárendelése, viszont ha elhelyezek pl. egy dekódert, onnantól kezdve, a PACE-ben csak ennek a lábai jelennek meg, valamint az előzőleg összerendelt lábakhoz az ehhez hasonló hibákat dob fel: ERROResignEntry - Could not apply constraint: NET "XLXN_16" LOC = "P14"

Próbáld használni a Válasz illetve a Módosítás gombokat!
Nem tudom, hogy is néz ki a kapcsolásod (mert az eddigiekből azt veszem észre hogy kapcsolási rajz alapon tervezel és nem program - pl VHDL - alapján), de ha beteszel bármilyen alkatrészt akkor ahhoz kell rendelni be/kimeneteket ugyanott a rajzban, kell legyen egy kis ikon valahol ott ahol a vezeték rajzolás ikon van, leteszel egy olyant, beállítod, hogy bemenet vagy kimenet legyen majd megadod a nevét.
Ezután az ucf fájlban vagy a PACE-ban azokra a be- vagy kimenetekre kell hivatkozz, de vigyázz mert pl vektor (sín, bus) esetén kell hivatkozni az adott sín egyes elemeire pl DATA<0>, DATA<1> ...

Szia, igen kapcsolási rajzként szeretném elkészíteni, csináltam pár képet a problémámról:

Az első kettőn a sima kapukból összerakott próba áramkör és annak PACE eredménye látható, a harmadiknál beillesztettem egy 2->4 dekódert ennek eredménye a negyediken látható. Itt már nem a kapcsolás be/kimenetei szerepelnek, hanem csak a dekóder lábai
Az utolsón látható, hogy a dekóder valójában egy másmilyen szimbólum, hiszen bele lehet lépni, és ott látható a kapukból kialakított kapcsolása. Esetleg PACE előtt valahogyan ezt illetve ha több ilyen van akkor ezeket ki kell bontani alap kapuhálózatra, hogy jó legyen a fő kapcsolás, és ha igen, milyen módon?

Köszönöm a segítséget előre is.

Egy FPGA fejlesztőkártya megvásárlásán gondolkodom.
A Digilent kínálatában meglehetősen sok típus van. Én kezdőként de merész álmaimban gondolva a továbbfejlődés lehetőségére is ZYBO Zynq™-7000 modult választanám. Ebben nagy szerepe van a még megfizethető árnak is.
Kérdésem az volna ajánljátok -e ezt a típust? Van -e valami most még nem ismert hátulütője?
Amit most látok, hogy van benne egy integrált dual-core ARM Cortex-A9 processor, amellyel egyenlőre nem tudnék foglalkozni, viszont az egyszerűbb VHDL kódok fizikai kipróbálásakor ez okoz gondot?
Másik dolog, hagy csak VIVADO alatt programozható, ezt viszont még nem töltöttem le. Ez is ingyenes fejlesztőkörnyezet?
Szóval minden érdekel ami ezzel kapcsolatos, mert nem akarnék feleslegesen bevásárolni.
Másik lehetőségként a Basys 3 vagy a Basys 2 jöhetne szóba. Ezek tudása jelentősen kisebb, áruk azonban Academic kategóriában meglehetősen kedvező.
(Tudom a ChipCAD is kaphatóak.)

Sziasztok!
Akinek van ISE Design Suite 14.7-es (vagy akörüli) programja, és ért hozzá, az tudna küldeni egy bekötött SB8CLED kapcsolást? Igazából arra lennék kíváncsi, hogy a bemenetre és kimenetre hogyan kell rácsatlakozni a busszal, buffereken keresztül.
Tudom reménytelen, de hátha...
Előre is köszönöm!

Üdv! Valaki hozzáértő meg tudná mondani, hogy ISE Design Suite 14.7-ben megrajzolt schematikus
ábrába hogyan tudok VHDL fájlt beilleszteni. Köszönöm.

Én ugyan nem vagyok benne profi, de ha semmi közük nem kell legyen egymáshoz (másik io bankot is használnak, meg minden), szerintem elég csak bemásolni a project könyvtárba a vhdl állományokat, és a szintézis azon is végig fog menni.

Sziasztok!

Pár tippet szeretnék kérni a xilinx webpack 14.7 kezeléséről.

Adva van egy egyszerű állapotgép, mint például ez, ami elvileg órajel ütemekre működik. Vhdl nyelven, architektúra részben process, abban if / case, felső szinten csak annyit látok. Emberi számítás szerint egyetlen logikai kifejezésbe leképezhető signal kezelések, amik az órajel (vagy bármilyen érzékenységi jel) tranzit állapota után egy lépésben a következő tranzit előtt meg tudnak történni. Ha viszont a szerkezet túl bonyolultra sikeredne, és több ütemet kell beiktatni a teljesítéshez (elvileg a process sorrendi végrehajtású), gyanúm szerint az sdk kreál egy új órajelet, és arra illeszti rá a lépéseket. Ha olyan megtörténik (mármint hogy nem fért rá minden egyidejű végrehajtásként az érzékenységi jelre), arról hogyan tudok értesülni?

Érdekelne az egész mindössze azért, mert amit össze szeretnék pakolni, abban a fogyasztást alacsonyan szeretném tartani. Jó lenne, ha megmaradna az egész cucc azon a legnagyobb órajelen, amire szánom. Ha mégis elnézek valamit, inkább alakítok rajta, de ne legyen az sdk annyira okos, hogy a pár 10 mhz-es órajelem mellett a végén valami process ghz-en kössön ki. Annak szeretném elejét venni.

A kérdésben bármilyen tippet köszönök.

Érdekelne az ALtiummal való FPGA prg. License kell ?
spartan 6 -ost szeretném prg.-ni
A segitséget előre is köszönöm.

Gerry kérdése engem is érdekel , nálam az sch egyik modulja lenne.
A segítséget előre is köszönöm.

És leírom neked is, hogy az almát a kalapáccsal nem lehet összeadni. A maximum, amit tehetsz, hogy egymás mellé rakod őket. Azt lehet.

A vhdl egy külön szint. Az első lépésben logikai hálózatra / állapotgépekre fordul. Utána nézi meg a fordító, hogy milyen hardvered van, annak milyen erőforrásai, és abban a környezetben hogyan implementálhat. Az lesz a kapcsrajz végül. Ha a kiegészítésnek bármi köze kell legyen a már működő részekhez is, kellene neked a kapcsrajzhoz tartozó vhdl forrás. _Abba_ illeszthetsz bele. Ha csak nem lopnál valamit, akkor a vhdl forrásnak meg kellene lennie nálad. De ha mást nem, sch alapján írd újra. Megnézed a logikai hálózatot, és újraírod a függvényeket / állapotátmeneteket (végig Karnaugh-zod az egészet, elleszel vele egy ideig..), amiket utána leírsz vhdl-ben.

pajti2-nek
Vettem az adást.
Köszi

Sziasztok!
Van valamilyen jó ötletetek arra, hogy milyen FPGA-n egyszerűen megvalósítható algoritmust érdemes választani audio zengető-szerű effekthez?
Sajnos jelfeldolgozásban nem vagyok annyira profi, kicsit hiányos hozzá a matematikai eszköztáram.
HDL-ben is kezdő vagyok még, de vannak alapjaim, meg kész kódjaim, amikből ki tudok indulni. Verilogban fogok dolgozni. A CODEC chip interfésze már készen van. MAC műveletvégző egységek kódja is megvan. Kész használható blokk-RAM kódom is van.
A megvalósítandó algoritmus kéne, aminek a feladat nagyon szűkös határideje miatt nem nagyon tudok utánajárni. Maga az FPGA egy Spartan 6 XC6SLX9 chip.
Köszönöm!

Én zengetőt FDN (Feedback Delay Network - visszacsatolt késleltetőhálózat) struktúrával csináltam, szerintem elég jól szólt. Én DSP-n programoztam le, de egy FPGA-ban talán még egyszerűbb megcsinálni. Itt van egy leírás róla. Itt három késleltetővonalat rajzoltak fel, de az nem fog jól szólni, legalább 8 késleltetővonal kell, attól függően, hogy mekkora termet akarsz modellezni.

Nem kell annak utána járni, csak gyártani kell több fifo-t eltérő hosszúsággal, a bejövő mintákat keresztül tolni azon is, a lánc végére egy összeadót, és még arra figyelj, hogy ne torzuljon a jel (férj bele a bitszélességbe a végeredménynél is). Aztán kísérletezel picit a fifo hosszúságokkal, a mennyiségükkel, meg a minták gyengítési tényezőivel. Abban az slx 9-ben van éppen elég blokk ram, ne félj felhasználni az egészet.

Köszönöm a válaszokat. Végül ezt fogom megvalósítani. De a végén lévő szűrők nélkül. Valamennyire hallatszik. Csak a pár 10 késleltetés helyett a legnagyobb késleltetés több, mint 1000. Matlabbal leszimuláltam. Jó sok memória kell, de van elég.
Balázs, amit küldtél nekem, azt most egy kicsit nehezen fogtam fel, nem tudnám könnyen implementálni.
Amúgy nem titkolom, hogy ez házifeladat, és elég szűkös a határidő. Választhattunk volna PWM generátort, de a házi-társam úgy gondolta, hogy legyen jelfeldolgozás, az fun. Hát köszi szépen...

Ez gyakorlatilag az, amit Pajti2 javasolt. Viszont ha nem csak a házit szeretnéd letudni, hanem azt szeretnéd, hogy tényleg valósághűen szóljon, akkor azért javaslom, hogy csináld meg a végén lévő mindentáteresztő szűrőket is. Ezeknek az a szerepük, hogy a zengés diffúz szakaszát modellezzék.
Ha elképzeled egy nagy, zengő terem impulzusválaszát, akkor az elején jól elkülönülő tüskéket lehet látni, ezek a korai visszaverődések. Utána ezek egyre inkább besűrűsödnek, ahogy a hanghullámok újabb és újabb visszaverődéseket szenvednek, ez a diffúz szakasz, ezt lehet mesterségesen azokkal a mindentáteresztő szűrőkkel elérni.

Beadandóról van szó. Jó lenne tudnunk a szaktanár heppjeit. Azokhoz alkalmazkodni a fontosabb, a többi csak másodlagos.

Hát, igen, most csak a házi számít. Az a baj az egyetemmel, hogy bár rengeteg tök izgalmas dolgot tanulunk, a sok házi, és az ehhez tartozó viszonylag korlátozott idő úgy megfojtja az embert, hogy nem tud elmélyedni igazán semmiben sem, és nem tud élvezni igazán semmit sem, csak kötelességként teljesíti. A szaktanárnak nem tudom pontosan mi a heppje. Ha válaszol majd az e-mailrem, a matlab kódra, akkor el lehet kezdeni verilogban implementálni.

Elvárja a tanár, hogy rakjam mögé a szűrőket is. Mivel ott már csak -0.5-el és 0.5-el kell szorozni, a dolog nem olyan vészes. Jelige: "Ha megbukok, legközelebb a PWM generátort választom ".

Sziasztok!
Egyenlőre egy elméleti kérdés. Van egy áramköröm, nagyon gyors jeleket kell feldolgozni. Eddig egy ARM proci végezte, viszont jó lenne ha többet is fel tudna dolgozni párhuzamosan. Multitaszk nem jó mivel max párszor 10 ns alatt reagálni kell. Két processzor egymás mellett jó megoldás. Viszont elgondolkodtam, hogy akkor már lehetne FPGA is. Az viszont nagyon fontos, hogy a firmware-t módosítani tudja a user is pl pendrive-ról. A kérdésem az lenne, hogy miként lehetne pendrive-ról, SD kártyáról frissíteni? Gondolom egy másik, kontrollerrel. Ez viszont már lehetne valami egyszerűbb, lassabb, olcsóbb is. Csak a pendrive-ról beolvasott file-t kellene az FPGA-ba tölteni. Milyen megoldásokat javasoltok?
Előre is köszi

Az fpgak induláskor jellemzően flasről töltenek image-et. Némelyikben integrálva van belsőleg a flash, némelyikhez külsőleg van csatolva. Természetesen megoldható a külső feltöltése, egy jtaggal sem teszel mást.

Attól függően, mibe tenyereltél bele, áramköri blokkot alkalmazni kliens oldalon érdemes real-time adatfeldolgozási kötelezettség esetén, és csak a lehető legegyszerűbb feladatra. Például kinyiszogálni és lebufferelni adat frame-eket időbélyegestül. Abban az esetben talán még programot frissítgetned sem feltétlenül kell, mert az a része a programnak vélhetően sosem változik. Minden másra olcsóbb és handybb eszköz egy előre gyártott processzor, és azokat sokkal kényelmesebben is lehet programozni.